Description
Marvell Armada 38x Famille 88F6828-AOC160 double processeur hautes performances système sur puce
La fiche technique ou de spécifications fonctionnelles de 88F6810, 88F6811, 88F6821, 88F6W21, 88F6820 et 88F6828 Armada 38x de la famille simple/double hautes performances CPU système sur puce a 1432 pages et le fichier PDF est aussi vaste que 161MO. Veuillez prendre contact avec nous pour elle par :
Liste des Fonctions détaillées
ARMv7 Cortex-A9 CPU(s)
L'ARMv7 Core prend en charge les fonctionnalités suivantes :
• 88F6810/88F6820/88F6828-jusqu'à 1.866 GHz
• 88F6811/88F6821-jusqu'à 1,33 GHz CPU Clock
• 88F6w21-jusqu'à l'horloge CPU de 1,2 GHz
• CPU RISC superscalaire avec Harvard l'architecture, longueur variable, out-of-pipe-line de commande
• Le néon SIMD co-processeur pour améliorer le traitement du signal
• Instructions DSP pour doper les performances pour le multimédia et les algorithmes de traitement du signal
• Jeu d'instructions 32 bits de haute performance et flexibilité
• Thumb-2 et le pouce-EE instruction set pour le code de la densité
• Single / Double précision de l'unité à virgule flottante (FPU)
• Multitraitement symétrique (SMP) et de multitraitement asymétrique (AMP) modes
• 32-ko de cache L1 Instruction 4 voies, set-associatif, pratiquement indexé, physiquement, parité marqués protégé
• 32-ko de cache L1 de données, 4 contacts, définissez-associatif, indexé, physiquement, parité protégés physiquement tagged
• Prefetch L1 :
-- Logiciels conduits par les instructions de la PLD de bras
-- Hardware prefetcher qui surveille jusqu'à 2 flux de données
• Tableau look-ahead (TLB) de mémoire tampon :
-- Micro TLB : deux 64-Entrée entièrement pour les instructions et associative des caches de données
-- Macro TLB : 512-entrée 2-way structure associative
• MESI Régime de cohérence de cache
• Hit-sous-miss et de multiples demandes en attente
• 8-phase pipeline
• L' extérieur de l'exécution d'ordre pour des performances accrues
• Direction générale de l'unité de prédiction :
--- 2 voies de l'adresse cible de la Direction générale de cache (BTAC) de 4096 entrées
-- L'historique global tampon (GHB) avec 16K prédicteurs 2 bits
-- Retour pile avec huit entrées 32 bits
• 64 bits avec bus de données interne 64-bit de charge / de stocker des instructions
• Options Endianess-Little Endian ou mixte
• Unité de moniteur de performances (PMU) qui compte jusqu'à 6 types d'événements
• Compatible JTAG/bras de la glace et un module trace intégré (ETM) pour renforcer les capacités de débogage en temps réel
Unified Cache de couche 2
• 16-way, 1024 Ko, write-back et d'écriture par le biais de la mémoire cache
• Physiquement indexés physiquement marqués (PIPT)
• Pipeline non bloquante prend en charge plusieurs demandes en instance et a frappé en vertu de Mlle(HUM) fonctionnement
• Lockdown/way-verrouillage pour les données et instructions par ligne ou par ID principal
• Parité protégés
Mémoire DDR3 / DDR3L / Contrôleur de mémoire DDR4 SDRAM
• 16/32 bits, avec un code ECC (Error-Correcting) option prise en charge par les deux largeurs d'interface
• 88F6810/88F6820/88F6828-prend en charge de mémoire DDR3/DDR3L4-1800-1600/1866 et DDR
• 88F6811/88F6821-prend en charge de mémoire DDR3/DDR3L-1333
• 88F6W21 - Prise en charge de mémoire DDR3/DDR3L-1200
• Prend en charge de l'horloge synchrone ratio de 1:N et 2:N entre les coeurs de processeur et l' interface de mémoire DRAM
• Prend en charge les fréquences d'horloge asynchrone entre les coeurs de processeur et l' interface de mémoire DRAM
• Prend en charge 1,5 et 1,35 V pour DDR3 (SSTL) et de 1,2V pour DDR4 (POD1)
• Smart scheduler pour commander de nouveau de transaction et la QoS
• L'étalonnage automatique de l'I/O Impédance de sortie
• Jusqu'à 8 Go de mémoire DDR3 et 16 Go de mémoire DDR4 (prend en charge tous les périphériques de DDR de densités, selon la norme JEDEC)
• La mémoire DDR3/DDR4 écrire et lire l'appui de mise à niveau
• Les données exclusives et le contrôle de l'oeil optimisation des processus de pattern pour améliorer l'intégrité du signal
• La mise en miroir d'adresse support DDR3
• Prend en charge de mémoire DDR4 de mémoire DDR3/BL8
• Appuie la 2T et 3T pour activer les modes de fonctionnement à haute fréquence même dans une configuration à charge lourde
• Prend en charge l'entrelacement de la banque de mémoire SDRAM
• 8/16 pages ouvertes par rang (DDR3 et DDR4, respectivement)
• Jusqu'à 128 octets de mémoire par rafale unique
• Prend en charge x8 et x16 les dispositifs de mémoire
• Prend en charge les fonctions de mémoire DDR4 :
-- De mémoire DDR4 DRAM de PDA (par l'accessibilité)
-- Affichage de mémoire DDR4 MME
-- Groupe de la banque de mémoire DDR4 différents horaires
-- Prend en charge différents pin pour la mémoire DDR3/DDR4 de la carte de routage d'optimisation
Gigabit Ethernet (GbE) orifices
• 88F6810
--- 2 ports GbE (0 et 1)
-- SGMII / RGMII / interface MII
• 88F6820/88F6828
-- 3 ports GbE (0-2)
-- SGMII / / / QSGMII RGMII interface MII
• 88F6811/88F6821/88F6W21
--- 2 ports GbE (0 et 1)
-- SGMII / RGMII / interface MII
• SGMII prend en charge 10/100/1000/2500 Mbit/s
• La pleine vitesse filaire de recevoir et transmettre les paquets de court-circuit
• Le soutien de la norme IEEE 1588v2 (PTP)
• DA le filtrage
• Priorité stricte/WRR l'arbitrage entre 8 files d'attente de transmission avec la limitation de débit
• Taux de sortie par file d'attente façonner
• Le soutien de la mise en attente basée sur Marvell® tag DSA
• Le soutien pour les trames Jumbo (jusqu'à 10K) sur les deux recevoir et transmettre
• La somme de contrôle de l'accélération TCP/IP
• Le soutien de la norme IEEE 802.3az (Ethernet) à haute efficacité énergétique
• Le soutien de Wake-On-LAN
Matériel de gestion de mémoire tampon
• 4 pools de mémoire tampon indépendant
• Jusqu'à 64 Ko éléments par pool
• Les moteurs de DMA dédié pour la lecture en avance ou write-back from/dans la mémoire externe
PCI Express (PCIe) Interface
• 88F6810/88F6811/88F6821-prend en charge 3 ports x1 voies
• 88F6W21 - Prise en charge 2 ports x1 voies
• 88F6820/88F6828-prend en charge 1 port x4 voies et autres 2 ports x1 lane ou jusqu'à 4 ports x1 lane
• PCIe Gen 1,1 à 2,5 Gbps / Gen 2.0 Signalisation à 5 Gbit/s
• Prend en charge les modes de noeud final et complexe racine
• Lane inversion de polarité/support d'inversion
• Charge utile maximale de 128 octets de taille
• Un seul canal virtuel (VC-0).
• Support de mémoire tampon de relecture
• Espace de configuration PCIe étendu
• La gestion de puissance : L0s et L1 ASPM puissance active de soutien de l'état ; le logiciel L1 et L2 prennent en charge
• Message d'erreur l'appui
• Maître PCIe de fonctionnalités spécifiques :
-- Hôte à pont-PCIe se traduit par des cycles CPU à l'PCIe cycles mémoire ou de configuration
-- Prend en charge DMA éclate entre la mémoire et PCIe
-- Prend en charge jusqu'à 4 Encours des opérations de lecture
-- Demande de lecture maximale de jusqu'à 128 octets
• Les caractéristiques spécifiques : cible PCIe
-- Prend en charge la réception des demandes de lecture jusqu'à 8
-- Demande de lecture maximale de 4 Ko
-- Prend en charge PCIe Accès au périphérique de l'espace interne et externe
SERDES intégrés voies à grande vitesse
• 88F6810-S'intègre 5 , de faible puissance à haute vitesse PHYs, basée sur SERDES Éprouvée technologie Marvell SERDES
• 88F6811/88F6821/88F6w21-intègre 4 , de faible puissance à haute vitesse PHYs, basée sur SERDES Éprouvée technologie Marvell SERDES
• 88F6820/88F6828-S'intègre 6 , de faible puissance à haute vitesse PHYs, basée sur SERDES Éprouvée technologie Marvell SERDES
• Diverses options de multiplexage de PCIe, SATA 3.0, SGMII, QSGMII, et les interfaces USB 3.0
Les contrôleurs USB
• 88F6810/88F6820/88F6828-3 ports USB configurable à partir de la suite de 4 USBcontrollers :
-- 2 ports USB 3.0/2.0 hôte ports compatibles avec les PHY intégré
-- 1 périphérique USB 3.0 intégré compatible avec port PHYs
-- 1 hôte ou périphérique USB 2.0 port compatible avec PHY intégré
• 88F6811/88F6821-2 ports USB configurable à partir du 3 contrôleurs USB suivants :
-- 2 ports USB 3.0/2.0 hôte ports compatibles avec les PHY intégré
-- 88F6811/88F6821-1 Périphérique USB 3.0 intégré compatible avec port PHYs
• Comme un hôte :
-- Extensible Host Controller Interface (xHCI) compatible
-- Prend en charge une connexion directe à tous les types de périphériques (SS, HS, FS, LS)
-- Prend en charge jusqu'à 64/16 noeuds finaux indépendant (USB 3.0/USB 2.0, respectivement)
• Comme un périphérique :
-- Se connecte à tous les types d'hôte (SS, HS, FS) et de concentrateurs
-- Prend en charge jusqu'à 16/4 les noeuds finaux indépendant (USB 3.0/USB 2.0, respectivement)
• Prend en charge le contrôle, interrompre, vrac, et les transferts de données isochrones
• La gestion d'alimentation USB Membres :
-- U0 (actif), U1 (ralenti), U2 (Deep ralenti) et U3 (suspendu) pour l'USB 3.0
-- Suspendre et reprendre pour USB 2.0
2 Marvell® 6 Gbit/s (Gen 3x) les ports SATA 3.0
• 88F6810/88F6820-2 entièrement conforme ports SATA 3.0
• 88F6828-4 entièrement conforme ports SATA 3.0
• 88F6811/88F6821-2 entièrement conforme ports SATA 3.0
• 88F6W21-1 entièrement compatible SATA 3.0 port
• Prend en charge les communications des vitesses de 6,0 Gb/s, 3,0 Gbit/s, et de 1,5 Gbps
• Prend en charge Gen Gen 1x, 2x, Gen 3
• Prend en charge les niveaux de signal émetteur programmable
• Prend en charge Native Command Queuing (NCQ) et la première partie de DMA (FPDAM) avec jusqu' à 32 commandes en suspens par port
• Prend en charge AHCI 1.0 et les interfaces de programmation IDE
• Le Multiplicateur de port (PM)-effectue FIS-Based-Switching tel que défini dans le groupe de travail PM définition SATA
• Sélecteur de port (PS)-Questions le protocole-based Out-of-bande (OOB) Séquence pour sélectionner le port d'hôte actif
• Prend en charge SATA externe (eSATA)
• Prend en charge partielle et Slumber power management membres
• Fusion des interruptions avancée
• Diagnostic d'entraînement avancé via la commande intelligente ATA
2 moteurs cryptographique
• Matériel mise en oeuvre sur le cryptage/décryptage et l'authentification des moteurs à stimuler la sécurité IP (IPsec) et le cryptage/décryptage de fichiers
• DMA dédié à l'alimentation moteur du matériel avec les données à partir de la mémoire SRAM interne ou à partir de la mémoire DDR
• Met en oeuvre, DES et AES 3des algorithmes de cryptage
• Met en oeuvre SHA2, SHA1, et les algorithmes d'authentification MD5
4 XOR Moteurs DMA
• RAID5 P (XOR) générer et de réparation de la parité jusqu'à 8 blocs de source
• RAID6 P et Q de générer et de la réparation jusqu'à 8 blocs de source
• Copie de la mémoire (DMA) accélération
• Calcul de CRC-32 iSCSI
• Initialisation de la fonction de mémoire
Contrôleur de TDM
• Prend en charge 2 canaux VoIP indépendants
• Interface générique à la norme CHRIT / SLAC / DAA / appareils de codec
• Compatible avec les formats de l'autoroute PCM standard
• Prend en charge divers taux d'horloge de bit (256 kHz à 8.192 MHz, par incréments de puissances de 2)
I2S et d'entrée/sortie S/PDIF Interfaces audio de sortie
• Taux de l'échantillon: 44.1, 48 et 96 kHz
• En conformité avec la norme IEC 60958-1, 60958-3, et les spécifications de 61937
• Prend en charge plain I2S, justifié à droite et de formats justifié à gauche
Contrôleur de bus de périphérique
• 8/16 bits adresse multiplexé / bus de données
• Prend en charge différents types de périphériques de mémoire standard, tels que ni le flash et ROM
• Jusqu'à 5 puce programmable sélectionne avec calendrier
Contrôleur de flash NAND
• Prise en charge native pour mémoire Flash NAND avec jusqu'à :
-- 8 Ko Taille de page
-- ECC 16 bits par page
• 4 chip sélectionne avec temporisation programmables et d'attente externe en option de contrôle de l'état
2 ports SPI
• Objectif général 1 bits de l'interface SPI
• Port SPI a jusqu'à 4 sélectionne la puce
SD / MMC / SDIO / Interface hôte eMMC
• 1 bits / SDmem 4 bits, SDIO 3.0
• 1 bits / 4 bits / 8 bits pour l'eMMC MMC 4.4
• SDR-50 : jusqu'à 100 MHz
• HS-DDR : jusqu'à 50 MHz
• Matériel generate/Vérifier CRC sur toutes les commandes et les transactions de données sur la carte bus
2 interfaces UART
• 16750 compatible UART
• Chaque port dispose de :
--- 2 broches pour transmettre et recevoir des opérations
--- 2 broches pour les fonctions de commande de modem
Advanced Power Management
• Gestion de puissance CPU MEMBRES :
-- Deep inactif (la puissance du processeur vers le bas)
-- (CPU clock gating de ralenti)
-- D'ACCÉLÉRATEUR (CPU vitesse réduite)
-- Exécuter (CPU pleine vitesse)
• Le mode veille avec horloge en temps réel (RTC) ou d'alarme externe options wake-up
• Wake-On-LAN (WOL) avec la réception de paquets lossless
• Actualiser et de la puissance de mémoire SDRAM Auto modes vers le bas
• Horloge sélectionnable de différentes interfaces de gating
• PCIe, SGMII, USB et l'arrêt SERDES SATA
• L'énergie efficace (EEE) Ethernet
• Diverses options de réveil
2 interfaces I2C
• Le grand but I2C ports maître/esclave
• Le soutien de l'initialisation de série de l'EEPROM
Horloge en temps réel
• Réveil du système externe
• Batterie de sauvegarde
BootROM intégré
• À partir de Flash de démarrage (SPI, parallèle ni, parallèle, série NAND NAND (SPI-NET) et SDIO / MMC / eMMC)
• Démarrer à partir ou SATA PCIe
• Le débit d'amorçage sécurisé
2 intégré à faible chute (LDO), le contrôleur
• Contrôleur LDO sur puce pour l'extérieur Positive-Negative-positifs (transistors PNP)
• Les tensions de sortie programmable de 1.8/2.5V avec résolution 50 mV.
Multi-Purpose les axes (MPP)
• 88F6810/88F6820/88F6828-60 MPP broches dédiées pour les fonctions de périphérique et le général But I/O (GPIO)
• 88F21/886811/88F6W F6821-48 MPP broches dédiées pour les fonctions de périphérique et le général But I/O (GPIO)
• Chaque broche configurables indépendamment
• GPIO entrées configurables pour enregistrer les alarmes des périphériques externes et de générer de possibilité de masquer les interruptions
• Sorties GPIO configurable pour le contrôle PWM de LED ou le fonctionnement du ventilateur
Génération d'horloge
• La production interne de l'horloge du processeur, mémoire SDRAM, core de l'Horloge Horloge, RGMII horloge MII, SERDES/TDM, de l'Horloge Horloge, horloge audio, et horloge de référence externe à partir d'une seule horloge de référence de 25 MHz
• Appuie la production interne de Spread Spectrum Clocking sur la CPU sous-système et interface SDRAM
Les interruptions
Contrôleur d'interruption générique compatible de bras (CPG), version 1.
Capteur thermique
Capteur thermique sur la matrice, avec plus de chaleur interrompre
Temporisateurs/compteurs et temporisations Watchdog
Programmable intégrée 32/64 bits temporisateurs/compteurs et temporisations watchdog
Paquet
88F6810/88F6820/88F6828-TFBGA 17x17 mm paquet, 0,8 mm hauteur de balle
88F6811/88F6821/88F6w21-14x14 mm TFBGA package, 0,65 mm hauteur de balle
Marvell Technology, Inc. est une société américaine, basée à Santa Clara, Californie, qui développe et produit des semi-conducteurs et des technologies connexes. Fondée en 1995, la compagnie avait plus de 6,000 employés à compter de 2021, avec plus de 10.000 brevets dans le monde entier, et un revenu annuel de 4,5 milliards de dollars pour 2021.
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Q1 . Ce que votre MOQ ?
A1 .Si non spécifié, 1 pcs est ok,quel que soit la façon dont de nombreux dont vous avez besoin,et nous allons aussi vous donner le meilleur service.
Q2.Ce que vous obtenez la certification n'a ?
A2 : Notre produit strictement l'exploitation du système de contrôle de qualité ISO9001:2008 et nous avons adopté le CE,FCC,RoHS et SGS test,vous pouvez nous faire confiance.
Q3 :Quels sont vos colis et de livraison, s'il a éclaté au cours de l'expédition ?
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Q4.Ce que votre façon d'exécution commun ?
A4:par l'air, par mer ou express(UPS,DHL,Fedex,TNT,EMS...)Nous allons faire un plan de livraison parfaite pour vous.
Q5.me dire certains détails au sujet de justifier le temps.
A5:Nous vous donnons la promesse si toute question pendant 1 an et ne pas causer par les facteurs humains,nous permettra de résoudre ce problème.
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